Initiation au langage Verilog

Noullet Jean Louis

Cette présentation est une introduction à Verilog, langage qui permet de simuler des systèmes électroniques complexes afin de tester leur validité et performances avant leur réalisation. Ce cours vous permettra d'aborder les fondamentaux du langage Verilog : les expressions et constantes, les procédures ( processus itératif, boucle conditionnelle et décisionnelle, etc.) et d'aborder la notion de synthèse logique.